组合逻辑电路

在数字电路理論中，组合逻辑电路（英語：Combinatorial logic, combinational logic）是一種邏輯電路，它的任一时刻的稳态输出，仅仅与该时刻的输入变量的取值有关，而与该时刻以前的输入变量取值无关。相對於組合邏輯電路，时序逻辑电路的輸出結果除了依照目前的輸入外也和先前的輸入有關係。从电路结构分析，组合电路由各种逻辑门组成，网络中无记忆元件，也无反馈线。

組合邏輯是在電腦被用來做輸入的訊號跟儲存的資料作逻辑代数運算之用。實際上電腦電路都會混用包含組合邏輯和时序邏輯的電路。舉例來說，算術運算邏輯單元（ALU）中，儘管ALU是由循序邏輯的程序裝置所控制，而數學的運算就是從組合邏輯製產生的。计算机中用到的其他电路，如半加器、全加器、半减器、全减器、数据选择器、数据分配器、编码器和译码器也用来构成组合逻辑电路。

组合电路的分析

由已知的邏輯電路圖，找出輸入變量和输出函数之间的逻辑关系，达到分析电路功能，评价设计好坏，维护系统硬件，改善电路设计的目的，这个过程称为数字电路的逻辑分析。

组合电路分析的步骤：

组合电路的设计

逻辑设计又称为逻辑综合，根据给定的逻辑条件或者提出的逻辑功能，整理出满足该逻辑的电路，这个过程称为数字电路的逻辑设计。

组合逻辑系统的实际设计可能要考虑实际逻辑元件对输入变化作出反应的时间。输出是由多个不同路径、不同时亮的开关元件组合而成时，由于变化沿不同路径传播，输出在稳定到稳态之前可能会发生瞬间改变。

表示

组合逻辑的构建通常是两种方法之一：积之和，或和之积。考虑以下真值表：

A	B	C	输出	逻辑等价
F	F	F	F	$\neg A\wedge \neg B\wedge \neg C$
F	F	T	F	$\neg A\wedge \neg B\wedge C$
F	T	F	F	$\neg A\wedge B\wedge \neg C$
F	T	T	F	$\neg A\wedge B\wedge C$
T	F	F	T	$A\wedge \neg B\wedge \neg C$
T	F	T	F	$A\wedge \neg B\wedge C$
T	T	F	F	$A\wedge B\wedge \neg C$
T	T	T	T	$A\wedge B\wedge C$

用乘积相加法，将所有输出真的语句相加：

$(A\wedge \neg B\wedge \neg C)\vee (A\wedge B\wedge C)\,$

运用布尔代数，输出可简化为真值表的等价：

$A\wedge ((\neg B\wedge \neg C)\vee (B\wedge C))\,$

逻辑公式最小化

组合逻辑公式的最小化（简化）通过以下基于布尔代数运算律的规则完成：

${\begin{aligned}(A\vee B)\wedge (A\vee C)&=A\vee (B\wedge C)\\(A\wedge B)\vee (A\wedge C)&=A\wedge (B\vee C)\end{aligned}}$

${\begin{aligned}A\vee (A\wedge B)&=A\\A\wedge (A\vee B)&=A\end{aligned}}$

${\begin{aligned}A\vee (\lnot A\wedge B)&=A\vee B\\A\wedge (\lnot A\vee B)&=A\wedge B\end{aligned}}$

${\begin{aligned}(A\vee B)\wedge (\lnot A\vee B)&=B\\(A\wedge B)\vee (\lnot A\wedge B)&=B\end{aligned}}$

${\begin{aligned}(A\wedge B)\vee (\lnot A\wedge C)\vee (B\wedge C)&=(A\wedge B)\vee (\lnot A\wedge C)\\(A\vee B)\wedge (\lnot A\vee C)\wedge (B\vee C)&=(A\vee B)\wedge (\lnot A\vee C)\end{aligned}}$

最小化（逻辑优化）可以得到简化的逻辑函数或电路，从而使逻辑组合电路变得更小、更易于分析、使用或构建。 组合电路设计的步骤：